摘要：

　　針對(duì)傳統(tǒng)管道漏磁檢測(cè)器檢測(cè)精度的不足，提出了新式的基于FPGA的高精度管道漏磁檢測(cè)系統(tǒng)設(shè)計(jì)，以適應(yīng)813 mm管徑的管道檢測(cè)任務(wù)。主要介紹了系統(tǒng)邏輯設(shè)計(jì)，實(shí)現(xiàn)了多達(dá)400路傳感器漏磁 檢測(cè)信號(hào)的采集與存儲(chǔ)。該設(shè)計(jì)融合了多種總線協(xié)議，可有效解決管道漏磁檢測(cè)中的采集速率、功耗和精 度的問題。經(jīng)實(shí)驗(yàn)驗(yàn)證，方案切實(shí)可行,為設(shè)計(jì)高精度管道漏磁檢測(cè)系統(tǒng)提供了新的解決方案。

　　關(guān)鍵詞：漏磁檢測(cè)；現(xiàn)場(chǎng)可編程門陣列；SPI總線；LVDS串行收發(fā)器；

　　0　引言

　　鐵磁性油氣輸送管道在長(zhǎng)期使用后會(huì)因內(nèi)外因素而造 成管壁腐蝕。腐蝕導(dǎo)致管道的輸送安全系數(shù)日益降低，如 果缺陷處出現(xiàn)泄露不及時(shí)處理，極其可能出現(xiàn)嚴(yán)重的后果， 對(duì)管道的安全運(yùn)行造成潛在的危機(jī)。管道內(nèi)漏磁檢測(cè)技術(shù)是利用漏磁檢測(cè)原理，使用霍爾傳感器檢測(cè)磁化后的管道,達(dá)到缺陷檢測(cè)的目的。目前，傳 統(tǒng)管道漏磁檢測(cè)器對(duì)于缺陷的探測(cè)、描述、定位及確定大小 的可靠性仍不穩(wěn)定，不精確，需要改進(jìn)的余地很大2。這 是因?yàn)閭鹘y(tǒng)的管道內(nèi)檢測(cè)器傳感器數(shù)量較少，無法進(jìn)行高 精度的缺陷檢測(cè)，系統(tǒng)中傳感器數(shù)據(jù)采集存儲(chǔ)是依次進(jìn)行的，一方面效率低，可靠性低，另一方面，功耗大，系統(tǒng)無法 進(jìn)行長(zhǎng)距離檢測(cè)。

　　本文針對(duì)這些問題，采用多級(jí)的現(xiàn)場(chǎng)可編程門陣列(FPGA),利用其高速的并行處理能力，靈活可變的現(xiàn)場(chǎng)可 編程能力以及豐富的IP核資源，實(shí)現(xiàn)400只霍爾型傳感器同時(shí)采集數(shù)據(jù)并及時(shí)存儲(chǔ)，滿足了高精度管道內(nèi)漏磁檢測(cè)器的所需精度要求。

　　1　系統(tǒng)概述

　　根據(jù)本系統(tǒng)設(shè)計(jì)的管道漏磁檢測(cè)器外部為圓柱形結(jié) 構(gòu)，可以分為漏磁檢測(cè)、數(shù)據(jù)存儲(chǔ)和設(shè)備電源3個(gè)部分，結(jié)構(gòu)示意圖如圖1所示。漏磁檢測(cè)主體外的圓周上均勻布置了5個(gè)集束器和80個(gè)檢測(cè)探頭，每個(gè)探頭包含不同擺放方 向的5只霍爾傳感器和控制采集的單片機(jī)，即共有400只 霍爾傳感器同時(shí)進(jìn)行信號(hào)采集，以獲得高精度的管道檢測(cè)數(shù)據(jù)；主控FPGA的PCI板卡與PC104-PLUS板卡作為數(shù)據(jù) 存儲(chǔ)主體,確保大量傳感器數(shù)據(jù)的傳輸與存儲(chǔ)，后端為設(shè)備 電源部分；在數(shù)據(jù)存儲(chǔ)主體部分的兩側(cè)安裝有里程輪，用于記錄內(nèi)檢測(cè)器走過的距離，并在運(yùn)行中發(fā)送方波信號(hào)提示系統(tǒng)采集數(shù)據(jù)。

圖1管道內(nèi)檢測(cè)器系統(tǒng)結(jié)構(gòu)圖與實(shí)物圖

　　2　系統(tǒng)硬件組成

　　系統(tǒng)硬件組成可分為前端和后端兩大部分，如圖2所。

圖2 系統(tǒng)前端與后端硬件結(jié)構(gòu)圖

　　圖2 (a)為前端數(shù)據(jù)采集結(jié)構(gòu)，傳感器采用可休眠線性 霍爾型傳感器，具有5mV/Gs的

檢測(cè)精度，由單片機(jī)控制探 頭內(nèi)5只傳感器電壓信號(hào)的A/D轉(zhuǎn)換，轉(zhuǎn)換精度為8位。集束器端FPGA選用Altera的Cyclonelll系列FPGA,主要 控制單片機(jī)的SPI傳輸和后端的LVDS串行傳輸。

　　圖2 (a)為后端數(shù)據(jù)存儲(chǔ)結(jié)構(gòu)，PCI9054總線控制芯片 作為主控FPGA到PC104的總線控制器，使得PC104可以 直接通過PCI方式讀取主控FPGA內(nèi)部緩存數(shù)據(jù)。主控FPGA 選

用 ALTERA 公司的 Stratix 的 EP1S20F484I6 型芯 片，具有20k的LE邏輯資源，主控邏輯設(shè)計(jì)LE單元使用率達(dá)75% ;內(nèi)部靜態(tài)RAM大小為1.67 Mbit,可實(shí)現(xiàn)8位地址總線,32位并行數(shù)據(jù)總線的雙緩存乒乓設(shè)計(jì)，以滿足大量 數(shù)據(jù)的緩存要求。

　　3　系統(tǒng)邏輯設(shè)計(jì)

　　3.1總體邏輯設(shè)計(jì)

　　系統(tǒng)總體邏輯設(shè)計(jì)框圖如圖3所示。系統(tǒng)運(yùn)行過程中，里程輪會(huì)隨著檢測(cè)器運(yùn)行的距離變化發(fā)出周期性的方 波信號(hào)，主控FPGA通過倍頻的方式使其滿足設(shè)計(jì)要求的 采樣頻率，并行發(fā)送至前端數(shù)據(jù)采集系統(tǒng)，確保前端各單片 機(jī)同時(shí)進(jìn)行A/D轉(zhuǎn)換。探頭內(nèi)由單片機(jī)負(fù)責(zé)依次A/D轉(zhuǎn) 換5只霍爾傳感器感應(yīng)到的磁通信號(hào)，通過SPI總線將采 集到的數(shù)據(jù)發(fā)送回集束器端的FPGA;5組集束器端的FP-GA通過LVDS串行收發(fā)器同時(shí)將前端數(shù)據(jù)發(fā)送到主控FP-GA,當(dāng)主控FPGA內(nèi)部緩存滿后，發(fā)送使能信號(hào)到PCI9054 橋芯片，通知PC104工控機(jī)讀取FPGA的內(nèi)部緩存數(shù)據(jù)，并 將數(shù)據(jù)及時(shí)存儲(chǔ)到固態(tài)硬盤設(shè)備中。

　　圖3系統(tǒng)邏輯框圖

　　3.2SPI總線接口模塊與FIFO緩存模塊

　　集束器端FPGA作為SPI總線傳輸?shù)闹鳈C(jī)端，提供2 MHz的SPI時(shí)鐘信號(hào)，16路單片機(jī)做為從機(jī)端，同時(shí)接收 SPI時(shí)鐘信號(hào)并發(fā)送數(shù)據(jù)�；�于本系統(tǒng)龐大的前端傳感器 數(shù)量與單向的數(shù)據(jù)傳輸結(jié)構(gòu)，只采用了主機(jī)輸入/從機(jī)輸出 數(shù)據(jù)線MISO, SPI時(shí)鐘線SCK和使能信號(hào)線SPICS 3的三 線形式即可完成SPI傳輸。SPICS信號(hào)默認(rèn)為高電平，會(huì)根 據(jù)里程輪方波信號(hào)翻轉(zhuǎn)變?yōu)榈碗娖�，單片機(jī)接收到低電平 后開始A/D轉(zhuǎn)換數(shù)據(jù)和SPI傳輸,在單次SPI數(shù)據(jù)傳輸中 SPICS始終保持低電平狀態(tài)。通過設(shè)置異FIFO緩存模塊 讀寫時(shí)鐘和進(jìn)出數(shù)據(jù)位寬，可協(xié)調(diào)SPI接收模塊與鐘和進(jìn)出數(shù)據(jù)位寬，可協(xié)調(diào)SPI接收模塊與LVDS發(fā) 送器數(shù)據(jù)不同位寬和數(shù)據(jù)傳輸頻率不同的問題，前端SPI 數(shù)據(jù)傳輸?shù)牧鞒倘鐖D4所示。

　　3.3 LVDS差分串行收發(fā)器模塊

　　根據(jù)內(nèi)檢測(cè)器結(jié)構(gòu)設(shè)計(jì)，從集束器FPGA到主控FPGA 的信號(hào)走線距離為4~5m,這種長(zhǎng)度的走線一方面對(duì)較高頻率的數(shù)據(jù)傳輸信號(hào)衰減比較嚴(yán)重，另一方面會(huì)增加信號(hào)干擾，降低信噪比，嚴(yán)重會(huì)導(dǎo)致數(shù)據(jù)接收出錯(cuò)。因此，采用 差分信號(hào)進(jìn)行兩級(jí)FPGA之間的數(shù)據(jù)傳輸，它與普通單端 信號(hào)走線相比有3個(gè)明顯的優(yōu)勢(shì):抗干擾能力強(qiáng)、能有效抑制EMI、時(shí)序定位精確。

圖4 前端SPI數(shù)據(jù)傳輸流程圖

　　系統(tǒng)采用了 ALTERA公司提供的LVDS差分串行收發(fā) 器IP核,方便快捷地實(shí)現(xiàn)了差分串行數(shù)據(jù)傳輸：通過配置 LVDS發(fā)送器的端口位寬、通道數(shù)及傳輸速度，集束器端FPGA可將FIFO緩存輸出的并行4位數(shù)據(jù)轉(zhuǎn)為串行數(shù)據(jù)發(fā)送到主控FPGA,主控FPGA通過LVDS接收器將串行數(shù)據(jù) 解串為并行數(shù)據(jù)存入內(nèi)部緩存中。串行收發(fā)器經(jīng)實(shí)際測(cè)試 可達(dá)400 Mbps,遠(yuǎn)遠(yuǎn)滿足系統(tǒng)數(shù)據(jù)傳輸速度要求。

　　4　漏磁檢測(cè)數(shù)據(jù)分析

　　將管道內(nèi)漏磁檢測(cè)系統(tǒng)置于813 mm管徑的直線測(cè)試 管道中進(jìn)行牽引實(shí)驗(yàn)，管道總長(zhǎng)118 m,運(yùn)行平均速度為 1.2m/s,經(jīng)上位機(jī)軟件分析得出的各通道傳感器數(shù)據(jù)如 圖5,圖6所示。

圖5管道內(nèi)漏磁檢測(cè)原始數(shù)據(jù)圖

圖6 管道44.70~47.00m段7通道傳感器數(shù)據(jù)分析圖    

　　圖5為通過軟件分析得出的40.00~48.00m的其中120路管道漏磁檢測(cè)原始數(shù)據(jù)圖，橫軸

表示檢測(cè)器運(yùn)行距 離，豎軸從上至下為均勻分布在管道檢測(cè)器外部圓周上的 各通道傳感器漏磁數(shù)據(jù)，圖下方為記錄距離的里程輪方波信號(hào)。

　　圖6表示圖5其中一段44.70~47.00m處管道的7個(gè)通道傳感器數(shù)據(jù)圖，管壁無缺陷處的電壓值為1.5V,變化 范圍為0~3V之間,46.62m處各路傳感器信號(hào)電壓值同時(shí) 下降到0.72V左右的位置應(yīng)為管道該段的環(huán)焊縫所在位置。管道實(shí)際焊縫位置與系統(tǒng)測(cè)量得出的位置對(duì)比結(jié)果如 表1所示。

　　表1管道焊縫位置測(cè)量結(jié)果

　　從對(duì)比結(jié)果可知，測(cè)量出的管道焊縫位置與實(shí)際焊縫 位置基本一致，且通過分析各通道傳感器電信號(hào)變化的長(zhǎng) 度幅度，可如實(shí)反映出實(shí)際管壁上缺陷的大小深度，說明系 統(tǒng)數(shù)據(jù)傳輸存儲(chǔ)穩(wěn)定可靠，可實(shí)際應(yīng)用于813 mm的大管徑 管道的檢測(cè)任務(wù)。

　　5　結(jié)論

　　本系統(tǒng)使用的Stratix系列的FPGA具有豐富的邏輯資 源,優(yōu)秀的速度以及大容量的內(nèi)部靜態(tài)RAM,實(shí)現(xiàn)了多達(dá) 400路漏磁傳感器信號(hào)的并行采集和快速存儲(chǔ)，通過FPGA 的功耗分析工具優(yōu)化系統(tǒng)邏輯設(shè)計(jì)，可使系統(tǒng)整體功耗低 于75W,與傳統(tǒng)管道內(nèi)漏磁檢測(cè)系統(tǒng)相比大大降低了功耗， 使系統(tǒng)適應(yīng)長(zhǎng)距離的管道檢測(cè)，實(shí)驗(yàn)結(jié)果充分證明了系統(tǒng) 數(shù)據(jù)傳輸?shù)臏?zhǔn)確性，為管道檢測(cè)及其他需求多傳感器數(shù)據(jù) 采集存儲(chǔ)的工程領(lǐng)域提供了一個(gè)值得借鑒的設(shè)計(jì)方案。（作者：尚林\李一博\陳世利\劉棟）

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