數(shù)據(jù)傳輸和實時處理子系統(tǒng)(以下簡稱傳輸系統(tǒng))是海上地震探測系統(tǒng)的重要組成部分。其傳輸速率與穩(wěn)定性直接影響海上地震信息的采集質量，高性能的傳輸系統(tǒng)可以保證數(shù)據(jù)傳輸?shù)母咚俣群透邷蚀_度。

　　海上地震探測傳輸系統(tǒng)在國外已有成熟的產(chǎn)品，但其成本較高，并且多采用設置時間戳的方法傳輸不同傳輸板的數(shù)據(jù)[1]，要求電纜外部采用大量緩存，以識別時間戳以使數(shù)據(jù)有序上傳。為滿足海上地震信息采集的需要，傳輸系統(tǒng)應具有傳輸速率高(大于100 Mb/s)、傳輸距離長(傳輸板間距可達100 m)的特點。國內傳輸系統(tǒng)大多采用光纖作為傳輸介質[2]，其優(yōu)點是傳輸速率高，無中繼傳輸距離遠，無電磁干擾，但是其光電轉換接口部分成本較高且不易維護，安裝不便。針對以上問題，設計了一種海上地震探測傳輸系統(tǒng)。此系統(tǒng)采用流水線逐級上傳數(shù)據(jù)的方法解決了電纜外部需要大量緩存的問題[1]，大大減少了成本和空間。采用基于LVDS和雙絞線技術的傳輸方式，實現(xiàn)了100 m長度下160 Mb/s數(shù)據(jù)的穩(wěn)定傳輸。此系統(tǒng)在滿足高速率傳輸?shù)耐瑫r，具有成本低，使用方便，安裝容易，體積小等優(yōu)點，使電纜傳輸成功應用于地震采集數(shù)據(jù)傳輸系統(tǒng)。

1 系統(tǒng)結構

　　海上地震探測傳輸系統(tǒng)的結構框圖如圖1所示。該系統(tǒng)由多個數(shù)據(jù)采集和傳輸單元組成，每個數(shù)據(jù)采集和傳輸單元被放置在海上的水下工作區(qū)。傳感器采用壓電傳感器或光纖傳感器，用于采集水下的地震信號；采集板主要由前置放大、模數(shù)轉換電路和FPGA(Field Programmable Gate Array)組成，用于將地震信號放大濾波后轉換成數(shù)字信號傳送到傳輸板；傳輸板主要由LVDS收發(fā)電路、預加重均衡電路和FPGA組成，用于接收本地采集板上傳的數(shù)據(jù)、打包成幀，并完成數(shù)據(jù)在級聯(lián)傳輸板間的有序上傳；上位機通過PCI采集板采集傳輸板上傳的數(shù)據(jù)并存儲，同時發(fā)送對各傳輸板和采集板的控制命令，控制地震信號的有序采集。

2 系統(tǒng)傳輸板硬件電路設計

　　2.1 傳輸板設計參數(shù)要求

　　該系統(tǒng)采集板的部分設計參數(shù)要求如下：傳輸板板間間距100 m，每條拖纜需要級聯(lián)30個傳輸板，水下連接采集板的拖纜長3 km；每個傳輸板下設一個采集板，每個采集板下設16個傳感器,傳感器每次采樣24 bit，采樣率4 kHz。

　　2.2 傳輸板的硬件設計

　　傳輸板硬件框圖如圖2所示。由于系統(tǒng)中各傳輸板的間距為100 m，而且數(shù)據(jù)傳輸率要求保證為160 Mb/s，故采用LVDS串化芯片MAX9205與預加重芯片CLC006組成數(shù)據(jù)發(fā)送端，采用LVDS解串芯片MAX9206與均衡芯片CLC014組成數(shù)據(jù)接收端。數(shù)據(jù)接收端與發(fā)送端共同完成高速長距離數(shù)據(jù)傳輸。由于下傳命令速率較低，采用RS485傳輸，芯片選用MAX3490。雙絞線具有尺寸小、柔軟性好、抗干擾能力強、價格便宜等特點，系統(tǒng)采用內含4對的六類雙絞線傳輸數(shù)據(jù)信號、命令信號及同步信號。FPGA作為傳輸板的核心，主要完成三方面的工作：(1)命令解析及下傳，通過RS485方式接收上位機命令，對其進行解析后下傳送采集板，同時發(fā)送至后續(xù)傳輸板；(2)數(shù)據(jù)接收及處理，接收本地采集板數(shù)據(jù)并打包成幀；(3)完成數(shù)據(jù)流水線。

　　2.3 LVDS電路實現(xiàn)

　　LVDS是一種小振幅差分信號技術，使用幅度非常低的信號(約350 mV)通過一對差分線或平衡電纜傳輸數(shù)據(jù)[3]。LVDS功耗小，速率快，可直接相連[4]，但直連的傳輸距離短，通常只有幾米，故本系統(tǒng)采用了預加重和均衡電路來擴展傳輸距離。

　　如圖3所示，信號先通過MAX9205并串轉換后輸出，然后經(jīng)隔直和電壓匹配后傳送給由CLC006組成的信號驅動電路，信號峰峰值被提升后經(jīng)阻抗匹配并輸出，其中通過改變R5的大小可調整CLC006輸出信號的峰峰值。信號被提升前與提升后的波形如圖3所示。

　　信號經(jīng)100 m雙絞線傳輸后峰峰值降低且上升沿變緩，如圖4中C點波形所示。

　　接收端經(jīng)電阻網(wǎng)絡進行阻抗匹配，電阻阻值采用如下公式進行計算：

　　其中Z0為雙絞線特征阻抗，VPP為信號峰峰值。接收到的信號經(jīng)由CLC014芯片組成的均衡電路進行信號均衡后輸入到MAX9206中，圖4中給出了C、D兩點的測量波形圖。

3 FPGA中數(shù)據(jù)的傳輸過程

　　3.1 傳輸板的命令解析及下傳過程

　　命令通道采用自定義串口協(xié)議，將命令幀格式設計為兩個9位的字節(jié)，其中一個字節(jié)傳送命令，另一個字節(jié)傳送參數(shù)。每個字節(jié)中的第9位用于作為命令和數(shù)據(jù)的標識位。

　　命令下傳時有兩種模式，一種為總線模式，一種為級聯(lián)模式，使用總線模式比級聯(lián)模式的優(yōu)勢在于不用使信號經(jīng)FPGA解析，信號延遲小，缺點為傳輸距離有限，所以采用命令經(jīng)過傳輸板后重新驅動的方式發(fā)送命令，同時接收進本地FPGA解析。

　　總線模式中命令都采用廣播方式接收，動態(tài)設置傳輸板包號成為一個關鍵問題，設置包號即為把傳輸板以距離船體遠近的方式設置序號。由于所有傳輸板同等接收命令，所以不能像級聯(lián)模式那樣通過命令經(jīng)各傳輸板解析下傳的方式區(qū)別各傳輸板以達到動態(tài)設置包號的目的。為解決此問題，系統(tǒng)采用的方法為：先下傳點名命令，各傳輸板接收到此命令后通過級聯(lián)的數(shù)據(jù)通道發(fā)送一點名幀，點名幀中包含包號信息，初始包號信息為“0”，當傳輸板接收到點名幀后，把點名幀中的包號信息加一后繼續(xù)下傳，依次類推，每個傳輸板最后發(fā)送的點名幀中的包號就是自身的包號。

　　3.2 傳輸板的數(shù)據(jù)處理及上傳過程

　　為了保證傳輸速率，采集板的數(shù)據(jù)分兩路傳送到傳輸板，傳輸板采用“乒乓結構”的方式把兩路數(shù)據(jù)合成一路，并添加狀態(tài)信息與CRC(Cyclical Redundancy Check)16校驗位，最后通過8B/10B的編碼后將數(shù)據(jù)存入本地FIFO中。由于MAX9205與MAX9206數(shù)據(jù)線都是10 bit，用8B/10B編碼在完成直流均衡功能的同時方便了程序的編寫。

　　當各傳輸板接收到上位機發(fā)送的“采集數(shù)據(jù)”指令后，一方面各傳輸板將命令下傳到與之對應的采集板，使采集板采集并上傳一組數(shù)據(jù)；另一方面?zhèn)鬏敯鍖⑸蟼饕粠�本地FIFO中的數(shù)據(jù)到下一級傳輸板中，同時把接收到的上一傳輸板數(shù)據(jù)存入一個異步FIFO中，待上傳本地數(shù)據(jù)完畢后再依次上傳接收并存入異步FIFO中的數(shù)據(jù)，依此類推，直至把最后一個傳輸板上的數(shù)據(jù)也上傳至其下一個傳輸板。

　　圖5為使用Quartus II 9.0中的Signal Tap II工具查看到的從尾包數(shù)第三塊傳輸板內部信號的實際測量信號圖。其中a3為解析后同步采集命令使能，dataout為數(shù)據(jù)發(fā)送端，next為接收后續(xù)板數(shù)據(jù)端。圖5中最下面四個信號為發(fā)送狀態(tài)機信號，其中SELF為發(fā)送本地FIFO數(shù)據(jù)，SYN為發(fā)送數(shù)據(jù)間隙時的同步序列，NEXT為發(fā)送后續(xù)數(shù)據(jù)，配合bendififo與rxfifo的讀寫信號完成數(shù)據(jù)的有序上傳，其中一幀數(shù)據(jù)為76 B。

　　3.3 LVDS傳輸失鎖問題的軟件設計

　　MAX9206在接收數(shù)據(jù)時會從數(shù)據(jù)中提取時鐘，如果提取不到時鐘，則稱為失鎖。失鎖后MAX9206不再輸出有效數(shù)據(jù)，直到再次鎖定時鐘數(shù)，數(shù)據(jù)輸出再次有效。由于傳輸線路存在各種噪聲，長時間運行時要求系統(tǒng)盡量不出現(xiàn)失鎖情況，在出現(xiàn)失鎖時要求能盡快再次鎖定時鐘。

　　首先LVDS接口電路在系統(tǒng)上電后由FPGA將MAX9205的SYN腳(用于使接收端MAX9206更快地鎖定接收端MAX9205的時鐘)置為高電平2 ms,用于使MAX9205和MAX9206鎖定自身的時鐘，然后接收端MAX9206鎖定接收數(shù)據(jù)時鐘。MAX9205的SYN引腳置為高電平時忽略輸入數(shù)據(jù),串行輸出一組同步數(shù)據(jù)，數(shù)據(jù)格式為“000000111111”，目的是使MAX9206更快地從接收數(shù)據(jù)中鎖定時鐘，2 ms后若不從MAX9205輸出數(shù)據(jù)則會導致MAX9206失去接收時鐘。所以在SYN引腳置為低電平時，MAX9205輸出”0000011111”(同步序列)，然后再加上MAX9205并轉串時的起始位和終止位而組成“000000111111”，而使同步不易失鎖。

　　為提高系統(tǒng)的穩(wěn)定性，使失鎖后能迅速再次鎖定時鐘,系統(tǒng)采用在發(fā)送數(shù)據(jù)的空閑時間里發(fā)送同步序列的方法，在發(fā)送同步序列時至多42個周期時鐘便會鎖定。所以在發(fā)送一幀數(shù)據(jù)后發(fā)送42個周期的同步序列。這種方法雖然引入冗余，使有效數(shù)據(jù)率下降，但在數(shù)據(jù)傳輸率高達160 Mb/s的情況下，這種方法也完全可以滿足系統(tǒng)要求，且空閑時發(fā)送同步序列的方法使系統(tǒng)更不易發(fā)生失鎖，提高了系統(tǒng)的穩(wěn)定性。

　　4 實驗結果

　　實驗結果如表1所示。其中情況1中為實驗室正常條件下，未加干擾；情況2中在傳輸雙絞線旁放置輸2 MHz干擾源,情況3中在傳輸雙絞線旁放置輸5 MHz干擾源。

　　由于在海水中高頻信號衰減較大，不易出現(xiàn)高頻干擾，由實驗結果可知系統(tǒng)較適于海上傳輸。

　　該系統(tǒng)采用了流水線逐級上傳的方法解決了電纜外部需要大量緩存的問題。首次把基于LVDS和預加重及均衡的傳輸方式引入海上拖纜傳輸系統(tǒng)，實現(xiàn)了長距離高速率傳輸。經(jīng)初步聯(lián)調，現(xiàn)該系統(tǒng)工作正常，達到了項目對系統(tǒng)高速度和穩(wěn)定性的要求。

參考文獻

　　[1] 曾翔，宋克柱，唐世悅.基于光纖的多級數(shù)據(jù)采集傳輸系統(tǒng)設計[J].光纖與電纜及其應用技術，2005(6):29-31.

　　[2] 曾翔．地震拖纜多級數(shù)據(jù)傳輸系統(tǒng)[D].安徽:中國科學技術大學，2006.

　　[3] 彭勇，黃秋元.LVDS的接口電路設計[J].武漢理工大學學報.信息與管理工程版，2005(10):189-192.

　　[4] Stephen Kempaimen.Low Voltage Differential Signaling [J]. Insight，2005(2):15-20.

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